笔直晶体管（VFET）是一种源极和漏极笔直对齐，电流笔直流过晶圆外表的晶体管架构。近年来，随技能的开展和对高密度集成电路需求的添加，笔直晶体管因其能够在不添加芯片面积的情况下完成高密度堆叠的特色，成为了研讨热门。但是，完成高密度笔直晶体管具有相当大的应战，首要归因于笔直结构与传统横向制作工艺的不兼容性。具体来说，传统的平面工艺运用的物理粒子如光子、反响离子或物理/化学气相，只能在晶圆平面内生成多个结构，而无法在笔直方向上进行大规模制作。此外，制作笔直晶体管需求杂乱的多层堆积和图画化过程，这使得工艺杂乱且产值低。
transistors through T-shape vertical lamination”的最新论文。科学家们提出了一种经过T形层压办法完成高密度笔直侧壁晶体管的新办法。这种办法的中心是先在平面基板上预制横向晶体管，然后运用定制规划的T形印章将其干开释并层压到笔直基板上。这一技能克服了平面工艺与笔直结构之间的不兼容性，使预制的晶体管能够在不损坏或退化的情况下与笔直基板无缺触摸。经过这一技能，研讨团队在0.035 μm²的小面积内笔直堆叠了60个MoS
晶体管，到达理论上的1.7 × 10¹¹ cm-2的器材密度。此外，他们还提出了两种可扩展制作笔直侧壁晶体管阵列的办法，包含一起在多个笔直基板上层压，以及在同一笔直基板上多周期逐层层压。研讨依据成果得出，这种新办法为完成高密度笔直晶体管和笔直电子器材供给了一条有用的代替途径，拓荒了高密度集成电路的新维度。
科学亮点】（1）试验初次运用T形层压办法，将预制的横向晶体管转移到笔直基板上，完成了高密度笔直侧壁晶体管。这一技能打破克服了传统平面工艺与笔直结构之间的不兼容性，使得横向晶体管能够在笔直基板上无损层压。
（2）试验经过以下几个关键过程和成果，展现了这一技能的有用性与潜在运用：
晶体管。经过惯例批处理工艺制作横向晶体管，以保证其功能和质量。过程二：运用定制规划的T形PDMS印章进行层压。经过干层压技能，将预制的横向晶体管从平面基板转移到笔直基板上。干层压过程中发生的低应变保证了晶体管与笔直基板无缺触摸，无损坏或退化。
成果一：经过SEM、STEM和电气特性表征验证了层压后晶体管的完整性和功能性，证明了该办法的有用性。
晶体管，相应的理论器材密度到达了1.7 × 10¹¹ cm⁻²。试验展现了在小面积内完成高密度笔直器材堆叠的可能性。过程三：供给了两种可扩展制作笔直侧壁晶体管阵列的办法：一是一起在多个笔直基板上进行层压，二是运用多周期逐层层压在同一笔直基板上进行堆叠。
成果三：展现了在不同基板上制作大规模笔直侧壁晶体管阵列的可行性，进一步拓宽了这一技能的运用规模。
科学定论】本文经过立异的T形层压办法，成功克服了传统横向制作工艺与笔直结构的不兼容性，为高密度笔直侧壁晶体管的制作拓荒了新途径。传统上，晶体管的制作依赖于平面处理技能，而笔直方向的器材堆叠则面临着工艺杂乱度和低产值的应战。本文所提出的T形层压办法不只保留了传统制作的高效性和本钱效益，还在笔直方向上完成了多器材的严密堆叠，极大的提升了器材密度和集成度。
此外，本文的成功试验验证了干层压过程中的低应变特性，保证了晶体管与笔直基板的杰出触摸和安稳才能，从而在器材功能和一致性上取得了明显的发展。这一技能立异不只对笔直电子器材范畴具有深远的影响，还为未来集成电路规划供给了新的思路和可能性。经过在小尺度区域内成功堆叠多个MoS